การออกแบบและถอดแบบค่าเก็บประจุไฟฟ้าแฝงของรอยต่อพีเอ็นของเอ็นมอสขนาดความยาวเกต 0.8 ไมครอน

Designed and extraction of parasitic capacitance of p-n junction of NMOS gate length 0.8 micron

Name: รุจิภาส เพชรลับ

ThaSH: ตัวเก็บประจุไฟฟ้า -- การออกแบบ

ThaSH: Capacitors -- Design

Abstract: วิทยานิพนธ์ฉบับนี้ได้นำเสนอการออกแบบโครงสร้างและการถอดแบบจำลองของค่าความจุไฟฟ้าแฝงของรอยต่อพีเอ็นของ NMOSFET ในวงจรรวมขนาดใหญ่ (VLSI) เพื่อทำการจำลองค่าความจุไฟฟ้าแฝงทั้งสองส่วน ส่วนแรกขึ้นกับพื้นที่สัมผัสของรอยต่อและส่วนที่สองขึ้นกับความยาวของเส้นรอบวงที่สัมผัสกับรอยต่อ การออกแบบโครงสร้างแบ่งออกเป็นสองส่วน ส่วนแรกได้แก่ โครงสร้างแบบ rectangular (w=200 μm, L=400 μm) ที่มีอัตราส่วนของเส้นรอบวงต่อพื้นที่น้อย และส่วนที่สองโครงสร้างแบบ multi-fringe (W=4 μm), L=400 μm, no. strip=50) ที่มือัตราส่วนของเส้นรอบวงต่อพื้นที่มาก การถอดแบบจำลองสามารถทำให้ค่าความจุไฟฟ้าแฝงบริเวณรอยต่อ p-n มีความถูกต้องมากขึ้น วิธีการนี้สามารถถอดค่าความจุไฟฟ้าแฝงต่อหนึ่งหน่วยพื้นที่ ค่าความจุไฟฟ้าแฝงของเส้นรอบวงที่สัมผัสของรอยต่อ และค่าความจุไฟฟ้าแฝงด้านเกตออกไซด์ แบบจำลองค่าความจุไฟฟ้าแฝงของรอยต่อ เสนอในแบบจำลองพารามิเตอร์ระดับ BSIM3V3 ใช้การคำนวณโดยการใช้โปรแกรมเอ็กเซลล์ช่วยในการถอดแบบจำลองพารามิเตอร์ ทำการเปรียบเทียบเพื่อตรวจสอบความถูกต้องของโมเดลความจุไฟฟ้าแฝงพบว่าค่าความจุไฟฟ้าแฝงมีค่าความคลาดเคลื่อนน้อยกว่า 4%

Abstract: This thesis presents the designed structure and extraction modeling of the parasitic junction capacitance of p-n junction of NMOSFET in Very Large Scale Integrated Circuit (VLSI). To separate the area junction and the periphery junction component, the two test chips are designed .The designed structure is considered in two components. The rectangular structure (W=200 μm, L=400 μm) and the multi-fringe structure (W=4 μm, L=400 μm, number of strips=50) of p-n junction are used which the ratio between the perimeter and the area are low and high respectively. The extraction can lead to an improved accuracy on p-n junction capacitance. This methodology can extract parasitic capacitance due to bottom area junction and side-wall capacitance components at the field oxide side and gate oxide side. The junction capacitance model parameters in BSIM3V3 are proposed also. Use calculations by using the program Excel to extraction methodology. A comparison is made to check the accuracy of the capacitance models. The results show that the error is lower than 4%

สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบัง. สำนักหอสมุดกลาง

Address: กรุงเทพมหานคร

Email: Lifelong@kmitl.ac.th

Name: รังสรรค์ เมืองเหลือ

Role: อาจารย์ที่ปรึกษาวิทยานิพนธ์

Email : rangson.mu@kmitl.ac.th

Created: 2561

Modified: 2564-02-24

Issued: 2564-02-24

วิทยานิพนธ์/Thesis

application/pdf

CallNumber: EThesis

tha

Level: ปริญญาโท

Descipline: วิศวกรรมไมโครอิเล็กทรอนิกส์

Grantor: สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบัง

DegreeName: วิศวกรรมศาสตรมหาบัณฑิต

©copyrights สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบัง

ลำดับที่.	ชื่อแฟ้มข้อมูล	ขนาดแฟ้มข้อมูล	จำนวนเข้าถึง	วัน-เวลาเข้าถึงล่าสุด
1	Fulltext Rujipad Pedlub.pdf	3.87 MB	2	2021-03-28 13:08:25

ใช้เวลา

0.024323 วินาที